ENSEA UCP CNRS

Collegium IdF PRES-UPGO

Actualités

Proposition de thèse : Nouvelle modalité de dépistage précoce du cancer colorectal

Proposition de thèse, encadrée par Olivier Romain (équipe ASTRE), et co-encadrée par Aymeric Histace (équipe ICI) et Xavier Dray (Hopital Lariboisière, membre associé à ETIS). Collaboration : LIP6 (B. Granado et A. Pinna).

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Post-doctorat : Méthodes pour l'Annotation Automatique des Images Patrimoniales

Post-doctorat : conception de méthodes d'indexation et de classification pour l'annotation automatique des images patrimoniales de la Bibliothèque Nationale de France (BnF). Le post-doctorat démarre le 1er janvier 2015, pour une durée de un an.

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Le robot Tino à la radio et à la TV

"Tino, le robot hydraulique", émission "Grand angle", France-Inter, vendredi 11 avril 2014, et sur la télé "VO-news".

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Rapport d'activités

Le rapport d'activités du laboratoire ETIS pour la période 2008-2013 est disponible sur ce site.

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Agenda

15/09/2014 (Monday)

Soutenance de thèse : Amel Khiar

14:00 - 16:30

Amel Khiar soutiendra sa thèse, intitulée "Virtualisation des communications au sein d'une plateforme hétérogène et reconfigurable dynamiquement", le lundi 15 septembre 2014 à l'Université de Cergy-Pontoise.

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Who are we?

ETIS, Information Processing and Systems Lab, is a joint research lab of CNRS (UMR 8051), ENSEA Cergy and University of Cergy-Pontoise.

ETIS is located in Cergy, 30kms NW from Paris.

ETIS research concerns four main domains:

  • MIDI: Multimedia Indexing and Data Integration
  • ICI: Information, Communications, Imagery
  • ASTRE: Architectures, Systems, Technologies for embedded REconfigurables units
  • NEURO: Neurocybernetics

Last publications

Revisiting the Fisher vector for fine-grained classification

Philippe-Henri Gosselin

This paper describes the joint submission of Inria and Xerox to their joint participation to the FGCOMP'2013 challenge. Although the proposed system follows most of the standard Fisher classification pipeline, we describe a few key features and good practices that significantly improve the accuracy when specifically considering fine-grain classification tasks. [...]

FPGA implementation of reconfigurable ADPLL network for distributed clock generation

Chuan Shan

This paper presents an FPGA platform for the design and study of network of coupled All-Digital Phase Locked Loops (ADPLLs), destined for clock generation in large synchronous System on Chip (SoC). An implementation of a programmable and reconfigurable 4×4 ADPLL network is described. [...]

Conception et optimisation de circuits électroniques communicants pour une intégration au format carte bancaire : application à une serrure de vélo à assistance électrique

Fatine Lahmani

Depuis son apparition dans les années 70, les cartes à puce ont envahi le marché mondial, leur utilisation n'a cessé d'augmenter et de se diversifier. Sans forcément nous en rendre compte, chacun de nous en a plusieurs dans son portefeuille, son sac, son attaché-case. [...]