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Soutenance de thèse : Fouad Sahraoui

Titre de la thèse

Vers des nouveaux services RTOS offrant la fiabilisation des systèmes reconfigurables dynamiquement.

Toward new Real-time operating system providing reliability for dynamically reconfigurable systems.

Date et lieu de soutenance

Mardi 29 mars 2016, 14h30.

ENSEA Cergy, salle du conseil.

Résumé de la thèse

Les systèmes électroniques sont de plus en plus présents dans les sociétés modernes, on peut les retrouver sous des formes très variées, très simple comme le réveil au chevet du lit ou très complexe comme un satellite de télécommunication en orbite. De nos jours, la majorité de ces inventions reposent en partie sur des "systèmes sur puces" afin de parvenir à accomplir leurs fonction principale, à savoir nous simplifier notre quotidien. Toutefois, à cause de leur nature physique, ces systèmes peuvent subir des dysfonctionnements dûs aux environnements dans lesquels ils évoluent. Des phénomènes naturels peuvent provoquer des aléas susceptibles d'avoir des conséquences graves sur la sûreté de fonctionnement du système. Cette thèse étudie la fiabilité d'une classe spécifique de systèmes sur puce capables de se reconfigurer partiellement de manière dynamique. Nous explorons la possibilité d'utiliser leur capacité de reconfiguration dynamique partielle (RDP) pour durcir les applications sur FPGAs. Nous avons proposé l'utilisation des approches de sauvegarde et de restauration de contexte pour la tolérance contre les fautes transitoire. La RDP est utilisée pour la gestion de contexte des tâches matérielles de l'application reconfigurable, le recours à la RDP permet de réduire les modifications à apporter au système initial et la complexité du système résultant. Après identification des limitations de l'approche "Backward Error Recovery" sur les plateformes FPGAs à base de mémoire SRAM, nous proposons un nouveau algorithme de placement des ressources sur FPGA afin de minimiser les temps d'accès des opérations de sauvegarde et de restauration d'une tâche matérielle. L'évaluation de la fiabilité de notre approche est réalisée à travers une campagne d'injection de faute sur une plateforme de démonstration basée sur un FPGA Virtex-5 qui intègre le contrôleur de fiabilité et une application de chiffrement de données.

Mots-clefs

fiabilité, FPGA, tolérance aux fautes, architecture reconfigurable.

Abstract

Electronic systems are a growing need in modern societies, they can be found in a variety of forms, simple as an Alarm Clock at the bedside or very complex as a telecommunications satellite into orbit. Today, the majority of these inventions are based mainly on "systems on chips", in order to achieve their primary function: simplify our daily lives. However, because of their physical nature, these systems can suffer from malfunctions due to the environments in which they operate. Natural phenomena can cause hazards which may have serious consequences on system dependability. This thesis focuses on a specific class of systems on chip which are able to reconfigure dynamically and partially and their reliability. We explore the possibility of using their partial dynamic reconfiguration capability (PDR) for hardening applications on FPGAs. We have proposed the use of checkpoint approaches and context restoration for tolerance against transient faults. PDR is used for managing the context of hardware tasks present on the application. the use of RDP reduces changes to the original system and therefore the complexity of the resulting system. After identifying the limitations of the "Backward Error Recovery" approach into SRAM-based FPGAs platforms, we propose a new resource placement algorithm on FPGA to minimize the access time needed by check-pointing and rolling back operations of hardware tasks. The evaluation of the overall reliability of our approach is achieved through fault injection campaign on demonstration platform running on a Virtex-5 that integrates our reliability controller and hosts a data encryption application.

Keywords

Reliability, FPGA, fault tolerance, reconfigurable architecture.

Composition du jury

  • Bertrand GRANADO, Professeur, Laboratoire LIP6 UMR7606, Université Pierre et Marie Curie, CoDirecteur de thèse
  • Daniel CHILLET, professeur, Enssat, Ecole Nationale Supérieure de Sciences Appliquées et de Technologie, Rapporteur
  • Raoul VELAZCO, Directeur de Recherche CNRS, Laboratoire TIMA, Rapporteur
  • Lilian BOSSUET, Maître de conférences, Laboratoire Hubert Curien – UMR CNRS 5516 - Université St-Etienne, Examinateur
  • Olivier ROMAIN, Professeur, ETIS, Université Cergy Pontoise, Co-Directeur de thèse
  • Fakhreddine GHAFFARI, Maître de conférences, ETIS, Université Cergy Pontoise, Co-encadrant de thèse
  • Mohamed El Amine BENKHELIFA, Maître de conférences, ETIS, Université Cergy Pontoise, Co-encadrant de thèse
  • Habib MEHREZ, Professeur, Laboratoire LIP6 UMR7606, Université Pierre et Marie Curie, Examinateur

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