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Soutenance de thèse : Khoa Le Trung

Titre de la thèse

Nouvelle approche pour une implémentation matérielle à faible complexité du décodeur PGDBF.

New direction on Low complexity implementation of Probabilisitic Gradient Descent Bit Flipping.

Date et lieu de soutenance

Mercredi 3 mai 2017.

Université de Cergy-Pontoise, salle des thèses (site des Chênes 2).

Résumé

L’algorithme de basculement de bits à descente de gradient probabiliste (Probabilistic Gradient Descent Bit Flipping: PGDBF) est récemment introduit comme un nouveau type de décodeur de décision forte pour le code de contrôle de parité à faible densité (Low Density Parity Check: LDPC) appliqué au canal symétrique binaire. En suivant précisément les étapes de décodage du décodeur déterministe Gradient Descent Bit-Flipping (GDBF), le PGDBF intègre en plus la perturbation aléatoire
dans l'opération de basculement des Nœuds de Variables (VNs) et produit ainsi une performance de décodage exceptionnelle qui est meilleure que tous les décodeurs à basculement des bits (BF : Bit Flipping) connus dans la littérature, et qui approche les performances du décodeur de décision souple.

Nous proposons dans cette thèse plusieurs implémentations matérielles du PGDBF, ainsi qu'une analyse théorique de sa capacité de correction d'erreurs. Avec une analyse de chaîne de Markov du décodeur, nous montrons qu’en raison de l'incorporation de la perturbation aléatoire dans le traitement des VNs, le PGDBF s'échappe des états de piégeage qui empêchent sa convergence. De plus, avec la nouvelle méthode d'analyse proposée, la performance du PGDBF peut être prédite et formulée par une équation de taux de trames erronées en fonction du nombre des itérations, pour un motif d'erreur donné. L'analyse fournit également des explications claires sur plusieurs phénomènes de PGDBF tels que le gain de re-décodage (ou de redémarrage) sur un motif d'erreur reçu.

La problématique de l’implémentation matérielle du PGDBF est également abordée dans cette thèse. L’implémentation classique du décodeur PGDBF, dans laquelle un générateur de signal probabiliste est ajouté au-dessus du GDBF, est introduite avec une augmentation inévitable de la complexité du décodeur. Plusieurs procédés de génération de signaux probabilistes sont introduits pour minimiser le surcoût matériel du PGDBF. Ces méthodes sont motivées par l'analyse statistique qui révèle les caractéristiques critiques de la séquence aléatoire binaire requise pour obtenir une bonne performance de décodage et suggérer les directions possibles de simplification. Les résultats de synthèse montrent que le PGDBF déployé avec notre méthode de génération des signaux aléatoires n’a besoin qu’une très faible complexité supplémentaire par rapport au GDBF tout en gardant les mêmes performances qu’un décodeur PGDBF théorique.

Une implémentation matérielle intéressante et particulière du PGDBF sur les codes LDPC quasicyclique (QC-LPDC) est proposée dans la dernière partie de la thèse. En exploitant la structure du QCLPDC, une nouvelle architecture pour implémenter le PGDBF est proposée sous le nom d'architecture à décalage des Nœuds de Variables (VNSA : Variable-Node Shift Architecture). En implémentant le PGDBF par VNSA, nous montrons que la complexité matérielle du décodeur est même inférieure à celle du GDBF déterministe tout en préservant la performance de décodage aussi élevée que celle fournie par un PGDBF théorique. Enfin, nous montrons la capacité de cette architecture VNSA à se généraliser sur d'autres types d'algorithmes de décodage LDPC.

Mots-clefs

LDPC codec, tolérants aux erreurs, arithmétique imprécis.

Abstract

Probabilistic Gradient Descent Bit Flipping (PGDBF) algorithm have been recently introduced as a new type of hard decision decoder for Low-Density Parity-Check Code (LDPC) applied on the Binary Symmetric Channel. By following precisely the decoding steps of the deterministic Gradient Descent Bit-Flipping (GDBF) decoder, PGDBF additionally incorporates a random perturbation in the ipping operation of Variable Nodes (VNs) and produces an outstanding decoding performance which is better to all known Bit Flipping decoders, approaching the performance of soft decision decoders.

We propose in this thesis several hardware implementations of PGDBF, together with a theoretical analysis of its error correction capability. With a Markov Chain analysis of the decoder, we show that, due to the incorporation of perturbation in VN processing, the PGDBF escapes from the trapping states which prevent the convergence of decoder. Also, with the new proposed analysis method, the PGDBF performance can be predicted and formulated by a Frame Error Rate equation as a function of the iteration, for a given error pattern. The analysis also gives a clear explanation on several phenomenons of PGDBF such as the gain of re-decoding (or restarting) on a received error pattern.

The implementation issue of PGDBF is addressed in this thesis. The conventional implementation of PGDBF, in which a probabilistic signal generator is added on top of the GDBF, is shown with an inevitable increase in hardware complexity. Several methods for generating the probabilistic signals are introduced which minimize the overhead complexity of PGDBF. These methods are motivated by the statistical analysis which reveals the critical features of the binary random sequence required to get good decoding performance and suggesting the simplication directions. The synthesis results show that the implemented PGDBF with the proposed probabilistic signal generator method requires a negligible extra complexity with the equivalent decoding performance to the theoretical PGDBF.

An interesting and particular implementation of PGDBF for the Quasi-Cyclic LPDC (QC-LPDC) is shown in the last part of the thesis. Exploiting the structure of QCLPDC, a novel architecture to implement PGDBF is proposed called Variable-Node Shift Architecture (VNSA). By implementing PGDBF by VNSA, it is shown that the decoder complexity is even smaller than the deterministic GDBF while preserving the decoding performance as good as the theoretical PGDBF. Furthermore, VNSA is also shown to be able to apply on other types of LDPC decoding algorithms.

Keywords

LDPC codec, Fault tolerant, imprecise arithmetic

Composition du jury

  • David DECLERCQ, Professeur, ENSEA, Directeur de thèse
  • Fakhreddine GHAFFARI, Maître de conférences, Université de Cergy-Pontoise, Co-directeur de thèse
  • Emmanuel BOUTILLON, Professeur, LabSTICC, Université Bretagne Sud, Rapporteur
  • Chris WINSTEAD, Professeur, Dept. of Electrical and Computer Engineering, Utah State University, Rapporteur
  • Christophe JéGO, Professeur, IMS, Institut Polytechnique de Bordeaux, Examinateur
  • Charly POULLIAT, Professeur, INP-ENSEEIHT, Université de Toulouse, Examinateur
  • Valentin SAVIN, Chargé de recherche, CEA-LETI, MINATEC Campus, Examinateur

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