>>

Séminaire ASTRE : Kaouthar Bousselam

Titre du séminaire et oratrice

Résistance des circuits cryptographiques aux attaques en fautes.
Resistance of cryptographic circuits to fault attacks.
Kaouthar Bousselam (ETIS, équipe ASTRE).

Date et lieu

Mardi 1er octobre 2013, 15h.
ENSEA, salle 318.

Mots clés

Sécurité,  Contre-mesures, AES, Attaques en faute, Détection d'erreur.

Résumé

Depuis quelques années, l’essor d’internet et le développement des réseaux de télécommunications ont rendu un certain type de circuits, appelées circuits sécurisés ou circuits cryptographiques indispensables dans notre vie quotidienne. Les circuits sécurisés sont des dispositifs électroniques utilisés pour le traitement des données confidentielles. On les retrouve dans plusieurs domaines et applications telle la téléphonie (carte SIM), la télévision à péage, les paiements en ligne, l'identification des personnes, etc.

Les blocs cryptographiques utilisés dans ces circuits dites sécurisés implémentent des algorithmes prouvés robustes contre la cryptanalyse. Toutefois des manipulations malveillantes contre le circuit lui-même peuvent permettre de retrouver les données secrètes. Entre autres, les attaques dites « en fautes » se sont révélées particulièrement efficaces. Leur principe consiste à injecter une faute dans le circuit (à l'aide d'un faisceau laser par exemple), ce qui produira un résultat erroné, et à le comparer à un résultat correct. Il est donc essentiel de pouvoir détecter ces erreurs lors du fonctionnement du circuit.

Cet exposé traite en particulier la détection concurrente d'erreurs dans les circuits cryptographiques, en prenant comme support l'implantation du standard du chiffrement symétrique l'Advanced Encryption Standard « l'AES ». Une première partie sera consacrée aux schémas détection d'erreur basés sur de la redondance d'information (code détecteur). La deuxième partie présentera les résultats d’une étude permettant le choix optimal du code détecteur le plus approprié à l'implémentation du circuit que l’on veut protéger. Et en dernière partie, comme les circuits cryptographiques sont également la cible d'autres attaques, et en particulier les attaques par analyse de consommation. Je vous présenterai une contre mesure conjointe qui protège le circuit à la fois contre les attaques en fautes et les attaques par analyse de consommation.

Keywords

Security, Counter-measure, AES, Fault Attacks, Error Detection.

Abstract

In recent years, the rise of the Internet and the development of telecommunications networks have made some type of circuits , called secure or cryptographic circuits indispensable in our daily life. Secure circuits are electronic devices used for the treatment of confidential data. They are found in many areas and applications such as the phone (SIM card), pay-TV, online payments , identification of people, etc.

Cryptographic blocks used in those secure circuits implement algorithms proven robust against cryptanalysis. However, malicious manipulation against the circuit itself can be used to retrieve secret data. Among others, attacks called "in faults" proved particularly effective. Their principle is to inject a fault in the circuit (using a laser beam, for example), which will produce an erroneous result, and compare it to a correct result. It is therefore essential to detect those errors during the circuit’s operation.

This presentation concerns the concurrent error detection in cryptographic circuits, using as support the implementation of the standard symmetric encryption Advanced Encryption Standard "AES ". The first part present the error detection schemes based on the redundancy of information (code detector). The second part gives some results of a study, showing how to optimally choose the code detector the most appropriate to the circuit implementation to protect. And in the last part, as cryptographic circuits are also the target of further attacks, especially attacks by power analysis. I will present a joint counter-measure which protects the circuit against both fault attacks and by power analysis attacks.

Retour